任职要求:
二、岗位职责

1.负责高速SerDes(如PCIe/USB/DDR/以太网等)数字模块的验证策略制定,搭建基于UVM的模块级/系统级验证环境。
2.开发可重用的验证组件(VIP)、断言(Assertion)及覆盖率模型,实现验证自动化。
3.执行定向测试和随机约束测试,覆盖SerDes关键功能(如均衡器、时钟数据恢复CDR、编解码等)。
4.分析时序收敛、功耗与性能相关的数字逻辑问题,协同设计团队优化RTL。
5.配合模拟团队完成数模混合仿真(Mixed-SignalSimulation),验证SerDes整体功能与性能指标。
6.支持芯片级验证,参与硅后调试与问题根因分析。
7.编写验证计划、测试报告及技术文档,主导验证评审。
8.探索先进验证方法学(如FormalVerification),提升验证效率与覆盖率。

三、应聘条件

1.具有4年以上数字验证经验,精通UVM/SystemVerilog,有SerDes、高速接口IP(如PCIe5.0/6.0、112GPAM4)验证经验者优先。
2.熟悉SerDes数字信号处理算法(如DFE/FFE均衡、时钟恢复)及通信协议(IEEE/JEDEC标准)。
3.掌握混合信号验证流程(如VCS-AMS、Verilog-AMS),了解SPICE仿真基础。
4.熟练使用Verilog/VHDL、Python/Perl/Tcl等脚本语言。
5.熟练使用VCS/Xcelium、Verdi、Questa等EDA工具,熟悉Coverage-Driven验证方法。
6.有FPGA原型验证或Emulation(如Palladium/Zebu)经验者加分。
7.良好的英文文献阅读能力,能独立分析技术需求。
8.团队协作意识强,适应跨职能(设计/测试/应用)沟通。
9.熟悉DDR/LPDDR、MIPI等接口协议或相关IP验证经验。
10.有tape-out成功经验或高速SerDes(≥56Gbps)项目经历。

四、工作地点

广州/深圳
研究方向:
数字验证工程(SERDES方向)
福利待遇:
工资待遇
1.合同制管理。
2.薪资范围2-4万,具体根据资深程度面议。
3.按规定缴纳五险一金,享受国家法定节假日、婚假和产假。