任职要求:
1.根据规格书,撰写模块或者子系统的设计方案及文档;
2.完成模块的RTL编码和IP集成设计,对模块做综合、时序优化;
3.根据后端反馈改进模块设计和代码;
4.支持负责模块的验证和硬件调试。
1.熟悉Verilog、Systemverilog、C语言等;
2.熟悉VCS、VERDI、DVE等EDA仿真及调试工具;
3.理工科专业毕业,有较强的解决问题的逻辑思路和方法论;
4.具备快速学习能力和较强的沟通交流能力,能够熟练阅读英文专业文档;
5.具备较强的抗压能力;通信、计算机、自动化、电子工程、微电子、集成电路、机电工程、软件工程、网络工程、物理、数学、机电等理工科相关专业本科及以上学历学生。
6.有相关项目经验或实习经验者优先。
研究方向:
通信、计算机、自动化、电子工程、微电子、集成电路、机电工程、软件工程、网络工程、物理、数学、机电等理工科相关专业