岗位描述： 负责基于芯粒技术的系统级架构设计，主要面向高性能计算、AI加速器等领域，开发相关的芯粒架构，通过异构集成提升性能、降低功耗和成本。协助团队进行基于芯粒集成的芯片设计及方法学研究，包括芯粒系统的设计、仿真、与优化空间探索等，实现芯粒系统的集成验证。 主要职责： 定义芯粒系统的功能划分、互连拓扑及功耗性能指标；设计基于芯粒间通信协议（如UCIe等）的数据流架构；评估不同工艺节点芯粒的集成方案（如2.5D/3D封装、混合键合）； 选择适合的互连技术（TSV、硅中介层、光互连）。与前端设计、物理实现、封装团队协作，确保架构可行性。参与制定芯片-封装协同设计策略，解决信号完整性、热管理、功耗分布等挑战，开发仿真模型验证架构性能（带宽、延迟、能效）。 岗位要求： 1. 集成电路、计算机及相关专业毕业，具有5年以上工作经验。 2. 相关专业硕士及以上学历。 3. 精通数字集成电路设计，熟悉RTL设计、验证及物理实现流程，掌握主流EDA工具，精通低功耗设计方法： 5. 熟悉UCIe、HBM、NVLink等互连标准，熟悉光互连，熟悉2.5D/3D封装及TSV工艺，具有2.5D/3D芯片封装、异质异构集成相关经验。 6. 具有系统建模、架构设计、仿真、优化等有相关经验，能使用SystemC、SystemVerilog、Python或MATLAB进行架构级性能仿真。 7. 参与过至少1个大型芯片设计项目，涵盖架构定义到流片，有异构集成经验（如CPU+GPU+AI加速器芯粒集成）。